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勇敢的芯伴你玩转Altera FPGA连载78:FPGA片内ROM实例之 ...
[FPGA作品]
勇敢的芯伴你玩转Altera FPGA连载78:FPGA片内ROM实例之功能概述
rousong1989
2018-6-16 19:39:24
3491
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勇敢的芯伴你玩转
Altera
FPGA
连载
78
:
FPGA
片内
ROM
实例
之功能概述
特权同学,版权所有
配套例程和更多资料下载链接:
http://pan.baidu.com/s/1i5LMUUD
该工程实例内部系统功能框图如图
9.18
所示。我们通过
IP
核例化一个
ROM
,定时遍历读取其所有地址的数据。通过
QuartusII
集成的在线逻辑分析仪
SignalTap II
,我们可以观察
ROM
的读时序。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image004.jpg
图
9.18 ROM
实例功能框图
本实例工程模块层次如图
9.19
所示。
图
9.19 ROM
实例模块层次
在顶层模块
cy4.v
代码中,可以查看其
RTL Schema
ti
c
如图
9.20
所示。
cy4.v
模块主要定义接口信号以及对各个子模块进行互联。
pll_controller.v
模块例化
PLL IP
核,产生
FPGA
内部其它逻辑工作所需的时钟信号
clk_25m
和复位信号
sys_rst_n
;
rom_test.v
模块例化
FPGA
片内
ROM
,并产生
FPGA
片内
ROM
读地址,定时遍历读取
ROM
中的数据;此外,图中未示意,该工程实例还包括了
SignalTapII
的
IP
核模块,该模块引出
ROM
的读取信号总线,可以在线查看
ROM
读取时序。
图
9.20 ROM
实例模块互联接口
1
2018-6-16 19:39:24
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