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[问答] 保持时间与建立时间
604 时钟
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如图,建立时间和保持时间都是针对的时钟沿,如图所示,时钟沿有一个上升的过程,图中虚线与clk上升沿的交点是什么?幅值的50%?还是低电平(低于2.5V)往高电平(高于2.5V)跳转的那个点?
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保持时间_建立时间.png
2018-11-29 00:20:02   评论 邀请回答 举报
2个回答
应该是中间点吧,其实FPGA编程时不用把这个点掐的特别准,现实中CLK时钟的上升沿是很快的
最佳答案
2018-11-29 00:20:03 评论 举报
2018-11-29 18:37:14 评论 举报

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