很多新手工程师在设计开关电源计算变压器时遇到这些问题怎么解决?

贸泽电子设计圈 2017-10-12 06:16 次阅读
引言 估计很多新手工程师在设计开关电源计算变压器时发现,把电源的开关频率提高后变压器磁芯更加不容易饱和,或者说可以用更小的磁性做出同样功率的电源,甚至在想把开关频率无限制提高来无限制缩小变压器的体积。 但实际上一般开关电源的频率都不会特别高,也不可能使频率无限提高,其中到底有哪些原因?请看下文! 器件限制、损耗、EMI、PCB布局难度提升等问题都是制约开关频率无限提升的因素,下面稍微展开来讲一下! 1、器件的限制 对于一个开关管来说,在实际应用中,不是给个驱动就开,驱动撤掉就关了。它有开通延迟时间(td(on)),上升时间(tr),关断延迟时间(td(off)),下降时间tf,对应的波形如下: 通俗的讲,开关管开通关断不是瞬间完成的,需要一定的时间,开关管本身的开关时间就限制了开关频率的提升。 曾经笔者在delta用在3kW的逆变器上的一款600V的coolmos为例。看看这些具体的开关时间是多少 那么对于这个mos管来说,它的极限开关频率(在这种极限情况下,mos管刚开通就关断)fs=1/(16+12+83+5)ns=8.6MHz,当然,在实际应用中,由于要调节占空比,不可能让开关管一开通就关断,所以实际的极限频率是远低于8.6MHz的,所以器件本身的开关速度是限制开关频率的一个因素。 2、开关损耗 当然,随着器件的进步,开关管开关的速度越来越快,尤其是在低压小功率场合,如果仅考虑器件本身的开关速度,开关频率可以run得非常高,但实际并没有,限制就在开关损耗上面。 下面给出开关管实际开通的时候对应的波形图 可以看到,开关管每开通一次,开关管DS的电压(Vds)和流过开关管的电流(Id)会存在交叠时间,从而造成开通损耗,关断亦然。假设每次开关管每开关一次产生的能量损耗是一定的,记为Esw,那么开关管的开关损耗功率就为Psw=Esw*fs,显然,开关频率越高,开关损耗越大。5M开关频率下开关损耗比500K要大10倍,这对于重视效率的开关电源来说,显然是不可接受的。所以,开关损耗是限制开关频率的第二因素。 开关损耗确实是限制因素之一,但是氮化镓器件的推出已经让开关损耗在1-3Mhz这个范围内变得可以接受。 下面在贴出一张低压氮化镓和硅器件的比较,可以看出,总体来说,驱动损耗也会变得很小。 还有一点很重要,宽禁带半导体的工作结温很高,以目前的工艺来说,Sic的结温可以工作到200°,氮化镓可以工作到150°。而硅器件呢,我觉得最多100°就不得了。结温高,意味着相同损耗下,需要给宽禁带半导体设计的散热器表面积要小很多,何况宽禁带半导体的损耗本身还小。 是开关频率的提高,往往只能使用QFN或者其他一些表贴器件减少封装寄生参数,这给散热系统带来了极大的挑战,原来To封装可以加散热器,减少到空气对流的热阻,而现在不行了。所以如果想在高频下工作,第一问题就是解决散热,把高开关损耗导出去,尤其是在kW级别,散热系统非常重要。现在学界解决这个问题的手段偏向于把器件做成独立封装,采用一种叫DCB的技术,用陶瓷基板散热,器件从陶瓷上表面到下表面的热阻基本为0.4°C/W(有些人也用metal core PCB, 但是要加绝缘层,热阻一般在4°C/W),而FR4为20°C/W。 半导体不断在发展,开关损耗也在显著下降,而封装越来越小,现在来看,我们要做的是怎么把那些热量从那么小的表贴封装下散出去。 3、磁元件损耗 绕组的趋肤效应和临近效应。在变压器的高频工作时,影响更加严重。会引起较大的绕组涡流耗损,当然开关频率提高,绕组的匝数会降低。相应的绕组交流阻抗变大了,但是绕线长度减少了。问题貌似也不会很大,谐振半桥应用,我们经常会选200KHZ的频率。这样磁性元件的体积和耗损,是一个比较合适的范围。 变压器的铁损主要由变压器涡流损耗产生,如下图所示,给线圈加载高频电流时,在导体内和导体外产生了变化的磁场垂直于电流方向(图中1→2→3和4→5→6)。根据电磁感应定律,变化的磁场会在导体内部产生感应电动势,此电动势在导体内整个长度方向(L面和N面)产生涡流(a→b→c→a和d→e→f→d),则主电流和涡流在导体表面加强,电流趋于表面,那么,导线的有效交流截面积减少,导致导体交流电阻(涡流损耗系数)增大,损耗加大。 如下图所示,变压器铁损是和开关频率的kf次方成正比,又与磁性温度的限制有关,所以随着开关频率的提高,高频电流在线圈中流通产生严重的高频效应,从而降低了变压器的转换效率,导致变压器温升高,从而限制开关频率提高。 4、软开关的困难 题主提到了软开关,没错,软开关确实是解决开关损耗的有力手段。而在各种研究软开关的paper上,提出了无数种让人眼花缭乱的软开关方案,似乎软开关能解决一切问题。但是实际工程应用和理论分析不同,实际工程追求的是低成本,高效率,高可靠性,那些需要添加一堆辅助电路,或者要非常精确控制的软开关方案在实际工程中其实都是不太被看好的,所以即使到现在,在工业界最常应用软开关的拓扑也只要移相全桥和一些谐振的拓扑(比如LLC),至于题主提到的flyback,没错,我也听说过有准谐振的flyback(但没研究过),但即使有类似的方案,对于能不能真正工程应用,题主也需要从我上面提到的几个问题去考量一下。 ps,对于小功率高频电源,现在class E非常火,我觉得它火的原因就是电路简单,所以才能被工业界接受,题主有兴趣可以去研究下。 5、高频化带来的一系列问题 假设上面的一系列问题都解决了,真正做到高频化还需要解决一系列工程上的问题,比如在高频下,电路的寄生参数往往会严重影响电源的性能(如变压器原副边的寄生电容,变压器的漏感,PCB布线之间的寄生电感和寄生电容等等),造成一系列电压电流波形震荡和EMI的问题,如何消除寄生参数的影响,甚至进一步地,如何利用寄生参数为电路服务,都是有待研究的问题。 ps,对于高频化应用的实际工程应用的问题,还有很重要的一块是高频驱动电路的设计。 当然,随着新器件(SiC, GaN)的兴起,开关电源高频化的研究方兴未艾,开关电源的高频化一定是趋势,而且有望给电力电子带来又一次革命。让我们拭目以待。 6、EMI和干扰,PCB布局难度增大 在我接触EMI前,很多老工程师以他们有丰富的EMI调试经验来鄙视我们这些菜鸟,搞的我一直以为EMI是门玄学,也有很多人动不动就拿EMI出来吓人。我想说EMI确实很难理解,很难有精确的纸面设计,但是通过研究我们还是能知道大概趋势指导设计,而不是一些工程嘴里完全靠trial and error的流程。我先给出结论,EMI确实和开关频率不成线性关系,某些开关频率下,EMI滤波器的转折频率较高,但是总体趋势而言,是开关频率越高,EMI体积越小! 我知道很多人可能开始喷我了,怎么可能,di/dt和dv/dt都大了,怎么可能EMI滤波体积还小了。我想说一句,共模和差模滤波器的没有区别,相同的截止频率下,高频的衰减更大!就算你高频下共模噪声越大,但是你的记住,这个频率下LC滤波器的衰减更大,想想幅频曲线吧。为了说明这个结论,我给出一些定量分析结果。这些EMI分析均基于AC/DC三相整流,拓扑为维也纳整流。我分别给出了1Mhz和500Khz的共模噪声,可以看出,500khz共模滤波器需要的截止频率为19.2kHz,1MHz为31.2kHz。 这张图给出了不同频率下共模和差模滤波器转折频率的关系,可以看出,一些低频点EMI滤波器体现出了非常好的特性。例如70Khz,140Khz。而这两个开关频率是工业界常用的两个开关频率,非常讨巧,因为EMI噪声测试是150KHz到30MHz。不过这个也与拓扑有关。 假设上述的功率器件损耗解决了,真正做到高频还需要解决一系列工程问题,因为在高频下,电感已经不是我们熟悉的电感,电容也不是我们已知的电容了,所有的寄生参数都会产生相应的寄生效应,严重影响电源的性能,如变压器原副边的寄生电容、变压器漏感,PCB布线间的寄生电感和寄生电容,会造成一系列电压电流波形振荡和EMI问题,同时对开关管的电压应力也是一个考验。 7、小结 不是开关频率越高,功率密度就越高,目前这个阶段来说真正阻碍功率密度提高的是散热系统和电磁设计(包括EMI滤波器和变压器)和功率集成技术。 慎重选择开关频率,开关频率会极大的影响整个变化器的功率密度,而且针对不同器件,拓扑,最佳的开关频率是变化的。 高频确实产生很多很难解决的干扰问题,往往要找到干扰回路,然后采取一些措施。 为了继续维持电力电子变换器功率密度的增长趋势,高频肯定是趋势。只是针对高频设计的电力电子技术很不成熟,相关配套芯片没有达到要求,一些高频的电磁设计理论不完善和精确,使用有限元软件分析将大大增加开发周期。 要提高开关电源产品的功率密度,首先考虑的是提高其开关频率,能有效减小变压器、滤波电感、电容的体积,但面临的是由开关频率引起的损耗,而导致温升散热设计难,频率的提高也会导致驱动、EMI等一系列工程问题。

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