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异构多核处理器系统的特点及基于加权优先级的任务调度算法分析

电子设计 2018-12-04 10:03 次阅读
引 言 异构多核处理器以其芯片面积利用率高、处理器功耗低、应用程序的并行化程度高等诸多优势成为处理器体系结构发展的一个重要方向,同时它的出现给计算机学科发展带来了新的挑战。研究发现多核处理器任务调度的优劣对处理器的执行时间、任务调度长度、处理器的功耗等诸多性能产生直接影响。因此,多核处理器的任务调度作为影响操作系统性能的重要因素成为近年来系统结构方向的热点研究问题之一。当前对异构多核处理器上任务调度的研究很少考虑任务优先级的选取对调度结果的影响以及使用复制技术的任务调度算法会产生冗余任务的问题。 本文深入分析了CPFD、HCPFD和HDEFT这3种最具有代表性的任务调度算法,并在总结目前任务调度算法存在的缺点基础上,根据异构多核处理器系统结构的特点,设计了基于加权优先级的任务调度算法(weighted prioritytask scheduling,WPTS),算法以3个参数构成的加权值作为任务的优先级,将任务排序构成任务调度列表,然后依次将任务映射到处理器上,并在映射过程中对任务进行优化处理,最后通过预先设定的性能评价参数对算法进行实验验证。本研究能有效改善原有任务调度算法的不足,提升了多核处理器在实际应用中的性能,对异构多核处理器上静态任务调度技术的发展具有重大理论和现实意义。 1 WPTS算法设计 1.1 3种现有高效算法的分析 目前基于异构多核处理器取得较好调度性能的算法有CPFD算法、HCPFD算法和HDEFT算法。CPFD算法使用任务节点到入口节点的最长路径b-level作为任务调度的优先级,将任务调度到具有最早完成时间的处理器上,其时间复杂度是O (v4),v是DAG图中任务节点的数目。 HCPFD算法以关键任务和任务的最晚开始时间划分任务的优先级,将任务分配到使其完成时间最早的处理器节点上,在任务到处理器的映射阶段优先考虑使用处理器上的空闲时间段来处理任务,其时间复杂度为O (pv2),p是任务调度中处理器的总个数。HDEFT算法在任务分配阶段采用sumu (vi)作为任务优先级,在任务到处理器的映射阶段使用任务插入和复制技术,其时间复杂度为O (pv2)。 CPFD算法和HCPFD算法的调度性能不够理想,原因在于算法只选择唯一任务属性作为任务的优先级,没有考虑任务间的约束关系和通信开销等影响调度性能的重要因素。HDEFT算法时间复杂度不高,但没有对使用任务复制技术后存在的冗余任务进行处理,冗余任务延长了总的任务调度完成时间,浪费了处理器资源。 本文在总结并分析上述算法不足的基础上,设计出WPTS算法,并给出任务调度实验以验证新算法的正确性和有效性。 1.2 WPTS算法执行过程 WPTS算法的执行分为两个阶段:任务优先级计算和任务到处理器的映射。其中第一阶段包括任务合并、任务分层和任务权值计算3个过程,第二阶段包括任务分配到处理器和任务调度结果优化两个过程,如图1所示。 异构多核处理器系统的特点及基于加权优先级的任务调度算法分析 图1 WPTS算法执行过程 1.3 WPTS算法实现原理 1.3.1 任务优先级计算阶段 (1)任务优先级计算阶段的设计思想任务合并是将任务中较独立、任务间通信开销较大的任务进行合并优化。对DAG图进行深度优先搜索,当任务vi只有一个直接后继节点vj、任务vj只有一个直接前驱节点vi,且c (vi,vj)≥wj,k,即任务vi、vj间的通信开销大于任务vj在所有处理器上的平均执行开销,则合并任务vi、vj,并记为vi*,vi*的计算开销为vi、vj计算开销的总和,在随后的调度中任务vi*被作为整体处理。 任务分层是为方便后续任务权值的计算。用level标记任务在DAG图中的层数,设置入口节点任务level=0,从上到下遍历任务DAG图,计算任务节点到入口节点的最大通信边数目,以此作为任务的level值。非入口节点任务vi的level值为其所有前驱节点的最大level值加1,计算公式如下所示level(vi)=Max (level(vj))+1,vj∈pred (vi)(1)在任务权值计算过程中,WPTS算法综合考虑任务各属性对任务优先级排序的影响,选择使用平均计算开销和通信开销作为任务的优先级参数。平均计算开销ACC是任务在所有处理器上计算开销的平均值,计算公式如式(2)所示。通信开销包括平均数据传输开销ADTC和平均数据接收开销ADRC,计算公式如式(3)和式(4)所示,式中x为vi直接后继节点数量,y为vi直接前驱节点数量 异构多核处理器系统的特点及基于加权优先级的任务调度算法分析 定义weight (vi)为任务vi的权值,它是任务的ADTC、ADRC、ACC之和,对每个处在level=i层的任务来说weight(vi)的计算公式如公式下所示weight(vi)=ADTC (vi)+ADRC (vi)+ACC (vi)(5)(2)任务优先级计算阶段流程 任务优先级计算流程如图2所示。 异构多核处理器系统的特点及基于加权优先级的任务调度算法分析 图2 任务优先级计算阶段流程 任务优先级计算阶段完成后,所有的任务已经按照优先级从高到低的次序加入到调度列表中,可以继续执行任务到处理器映射阶段的步骤。 1.3.2 任务到处理器映射阶段 (1)任务到处理器映射阶段的设计思想 任务到处理器映射阶段包括任务映射到处理器和处理图2 任务优先级计算阶段流程器上的冗余任务处理。 在任务映射到处理器的过程中,遍历所有处理器,直接将任务vi分配到具有最早完成时间的处理器上,其完成时间记为EFT1;将vi分配具有空闲时间段的处理器上且不使用任务复制技术的最早完成时间为EFT2;记使用复制任务技术复制任务vi的直接前驱节点到vi所处的处理器空闲时间段上最早完成时间为EFT3.比较三者的值,将任务vi分配到具有最小完成时间的处理器上。EFT1、EFT2、EFT3的计算公式如下 异构多核处理器系统的特点及基于加权优先级的任务调度算法分析 式中:AST (vi,pn)-任务vi在处理器pn上的实际开始时间;AFT (vi,pk)-任务vi在处理器pk上的实际完成时间;vpar-最后一个与任务vi通信的任务;Avail(pn)-处理器pn执行完分配到其上的所有任务的时间。 通过对DAG图的深入研究发现,某层冗余任务的处理在其下一层任务到处理器的映射之后执行效果最好,如对level=1层任务调度完成后对level=0层任务进行冗余判断,将任务分配到处理器和冗余任务处理两个过程交替执行,直到冗余任务列表为空。 (2)任务到处理器映射流程任务到处理器映射流程如图3所示。 (3)任务到处理器映射阶段具体步骤 步骤1 初始化level=0,判断任务调度列表TL在level层的任务是否调度完毕,如果是则跳转到步骤5;否则向下执行步骤2. 步骤2 取任务调度列表TL的首任务记为vi,遍历所有处理器,如果处理器存在空闲时间段且满足vi插入条件,则将vi分配到空闲时间段,并计算其最小最早完成时间,记为EFT1;否则向下执行步骤3. 步骤3 计算将vi分配到所有处理器上的最小最早完成时间,记为EFT2.如果处理器上存在空闲时间段且能使用任务复制技术,则计算在处理器上复制vi的前驱获得最小最早完成时间,记为EFT3,继续执行步骤4. 步骤4 选择EFT1、EFT2、EFT3的最小值,并将任务分配到具有最早完成时间的处理器上,从调度列表中删除vi,建立冗余任务列表RTL,将被复制的任务加入到RTL中,格式为vi,0~vi,k,vi为被复制的任务节点,k为任务所在处理器的编号。 步骤5 判断RTL中是否有(level-1)层任务,如果是则跳转到步骤6;否则跳转到步骤8. 步骤6 取RTL首任务节点,记为vi,k,判断删除任务vi,k后vi,k直接后继节点的最早开始时间是否延迟,如果延迟,判定任务vi,k非冗余任务,从RTL中删除vi,k,跳转到步骤5;否则判定任务vi,k为冗余节点,从RTL中删除vi,k,从任务映射图中删除vi,k,跳转到步骤7继续执行。 步骤7 判断任务vi,k的后继任务能否提前执行,如果能则将其前移执行,修改任务映射图,跳转到步骤5;否则,直接跳转到步骤5. 步骤8 如果level 2 WPTS算法时间复杂度分析 任务合并过程是对DAG图进行一次深度优先遍历,因此其时间复杂度为O (v+e),v为DAG图中任务的数量,e为有向边的数目。任务分层是从上到下计算每个节点的level值,时间复杂度为O (n+e),n为任务合并后DAG图中任务的数量。任务权值计算对DAG图进行广度优先遍图3 任务到处理器映射阶段流程历,计算任务节点的weight值和寻找关键路径节点,时间复杂度为O (n2),因此任务优先级计算阶段的时间复杂度为O (v+e)+O (n+e)+O (n2);任务到处理器的映射阶段考虑了处理器空闲时间段插入和任务复制技术,因此每层任务被映射到处理器上的时间复杂度为O (kp),k为每层的任务数量,p为处理器的数量,冗余任务处理的时间复杂度为O (k2),将所有任务映射到处理器上并完成调度结果优化所需的时间复杂度为O (kpm+k2 m),m 为任务DAG图的层数,其在最坏情况下等于任务数量v. 异构多核处理器系统的特点及基于加权优先级的任务调度算法分析 图3 任务到处理器映射阶段流程 综上所述,WPTS算法的时间复杂度为O (v+e)+O(n+e)+O (n2)+O (kpm+k2 m),即O (v3),算法没有提高时间复杂度,且能有效处理使用任务复制技术带来的冗余任务,减少任务的调度长度,避免处理器资源的浪费。 3 实验验证 3.1 性能评价参数 在静态任务调度中,任务调度的开销比较小,任务调度的总长度成为评价一个任务调度算法的性能标准,除此之外还有任务调度长度比率、算法的效率等,具体的评定标准和公式如下: (1)调度长度makespan,为所有处理器上的最大任务调度长度。 (2)调度长度比率SLR,计算公式如式(9)所示,分母为所有关键路径任务执行时间的最小值之和。SLR的值总是大于等于1的,且值越小,任务调度算法性能越好。 (3)算法效率Efficiency,计算公式如式(10)所示,分子为任务调度的加速比,计算公式如式(11)所示,分母为任务调度中处理器的数量,Efficiency值越大表明任务调度算法的性能越好 3.2 实验与结果 实验将任务调度性能测试分成两组,通过仿真实验检验WPTS算法在不同任务中的性能。 实验1:利用随机任务产生器[10-11],根据参数值v(DAG的任务数量,取值为{30,40,50,60,70,80,90,100})、α (DAG 的形状参数,取值为{0.5,1.0,2.0}、β (节点的出度,取值为{1,2,3,4,5})、γ (节点的入度,取值为{1,2,3,4,5})、CCR (通信计算时间比,取值为{0.1,0.5,1.0,5.0,10.0})产生3000组DAG类型,每组类型中随机产生20个具有不同节点权值的DAG,共产生60000个随机任务。 将随机任务以参数形式输入算法中,通过Socket将算法运行结果传递到仿真实验环境中。仿真实验使用Simics模拟多核异构处理器结构,通过C语言实现算法和Socket通信模块,实现虚拟多核环境和算法之间的有效信息交互,通过对任务的完成时间长短判断算法优劣(依次比较两种算法,完成时间差在线性级之内的标记为Equal,其它情况下,算法1较算法2完成时间短时标记为Better,完成时间长时标记为Worse),实验方案结构如4所示。 将WPTS算法与CPFD算法、HCPFD算法、HDEFT算法进行比较,统计WPTS算法较其它3种算法取得Bet- ter、Equal和Worse调度性能的次数和所占的比例,比较结果见表1. 4 验证方案结构 从表1可以看出在随机实验环境下,在将3种算法综合的情况下,WPTS 算法能取得最优调度的比例为71.53%,优于其它3种算法。 实验2:(1)令α= {0.5,1.0,2.0},改变随机任务的其它参数,计算各算法的平均SLR和Efficiency,计算公式如式(9)、式(10),实验结果如5、6所示。 5 形状参数α变化时算法的平均SLR 从对比可以看出,任务形状参数α变化会影响任务调度的结果:α值为0.5时,DAG高度较小,任务之间并行性较高;α值为1.5时,DAG高度较大,任务之间并行性较低。4种算法在任务并行性较高时都能取得很好的性能,其中WPTS算法的性能最优,原因是任务并行性较高时,处理器上的空闲时间较少,处理器的利用率较高,而WPTS算法能及时处理任务调度中存在的冗余任务,提高处理器的执行效率。 6 形状参数α变化时算法的Efficiency (2)改变处理器数量,使其分别为4、8、12、16、20,其它参数不变,各算法的性能如7、8所示。 从对比可以看出,与其它任务调度算法相比,WPTS算法更具有性能优势,其原因在于新算法充分利用处理器上的空闲时间调度任务,并及时对产生的冗余任务进行处理,提前后继任务的最早开始时间,因此取得了更好的调度性能。 (3)CCR取值分别为0.1,0.5,1.0,5.0,10.0,其它参数值不变,各算法的性能测试结果如9、10所示。 从对比可以看出,CCR不同时,因为WPTS算法对冗余任务有较好的处理,因此较其它3种算法取得了更好的性能。 根据这两组测试结果,可以看出WPTS算法要优于CPFD、HCPFD和HDEFT 算法,随着任务规模的增大,WPTS算法的优势越明显。 结束语 通过深入分析目前异构多核处理器任务调度算法存在的不足,提出了WPTS 算法。WPTS 算法使用加权值weight标记任务的优先级,新优先级计算方法克服了优先级选取单一带来的问题,能更准确地反映任务在DAG中的位置和属性;在任务到处理器的映射阶段及时消除任务调度中产生的冗余任务,提前后续任务的最早开始执行时间。实验结果表明,新算法能取得最优调度的比例为71.53%,且在DAG形状、处理器数量和CCR不同时较已有算法均能取得更好的性能
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嗨, 我正在使用双MB目标V5 ml507参考XAPP996教程,其中我们为每个MB使用2个PLB总线,但PLB总线是多重总线,所以...
发表于 01-14 09:57 57次 阅读
双MB两种架构之间有什么区别

PersimmonUI1.0.2柿饼上位机应用程序免费下载

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发表于 01-14 08:00 21次 阅读
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请问TI的多核处理器生产工艺达到多少nm,主要产品型号是什么?

TI的多核处理器,生产工艺达到多少nm,其主要产品型号是?...
发表于 01-14 06:01 90次 阅读
请问TI的多核处理器生产工艺达到多少nm,主要产品型号是什么?

拓扑排序的介绍和如何使用拓扑排序解决一个问题

拓扑排序是算法课经典内容之一,但是学的时候如果只是被动接收,那就很容易沦为“算法背诵”,很快就记忆模....
的头像 算法与数据结构 发表于 01-13 10:32 319次 阅读
拓扑排序的介绍和如何使用拓扑排序解决一个问题

美国欲限制AI、处理器技术出口 中国迎来重大利好

2019年1月10日,美国限制出口AI技术的法规结束了公众征求意见的阶段,正式进入起草阶段。这项足以....
的头像 高工智能未来 发表于 01-13 09:46 835次 阅读
美国欲限制AI、处理器技术出口 中国迎来重大利好

支持大吞吐量和实时应用程序的均衡SoC系统的最佳实践和设计

现代SoC软件通常包括多种应用,从汽车发动机控制等硬件实时应用,到HD视频流等大吞吐量应用。随着现代....
发表于 01-12 10:18 88次 阅读
支持大吞吐量和实时应用程序的均衡SoC系统的最佳实践和设计

功能完善的超级计算器应用程序免费下载

增加了键盘数字键 直接输入数据、增加了位数及以上位数的计算,可以计算1亿以上的数据。得心应手超级计算....
发表于 01-11 17:08 43次 阅读
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色环电阻计算应用程序免费下载

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发表于 01-11 17:08 41次 阅读
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HEX与BIN文件格式转换工具应用程序免费下载

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发表于 01-11 17:08 30次 阅读
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如何管理Harmony

所有,我从2.04的一个预建的应用程序,并将处理器从144PIN变为64引脚。我还为LCB显示和PMP中的源代码提供了示例。我理解...
发表于 01-11 14:09 70次 阅读
如何管理Harmony

AM5749 Sitara 处理器:双核 Arm Cortex-A15 和双核 DSP,多媒体、支持 ECC 的 DDR、安全引导和深度学习

AM574x Sitara Arm应用处理器旨在满足现代嵌入式产品的强烈处理需求。 AM574x器件通过以下方式实现高处理性能完全集成的混合处理器解决方案的最大灵活性。这些器件还将可编程视频处理与高度集成的外设集合在一起。每个AM574x器件都提供加密加速。 可编程性由具有Neon™扩展的双核Arm Cortex-A15 RISC CPU和两个TI C66x VLIW浮点DSP内核提供。 Arm允许开发人员将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm和C66x提供了一整套开发工具。 DSP,包括C编译器,用于简化编程和调度的DSP汇编优化器,以及用于查看源代码执行情况的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS器件的更多信息,请联系您的TI代表。 AM574x Sitara Arm应用处理器旨在满足现代嵌入式产品的强烈处理需求。 AM574x器件通过提供高处理性能完全集成的混合处理器解决方案的最大灵活性这些器件还将可编程视频处理与高度集成的外围设备相结合。每个AM574x器件都提供加密加速...
发表于 01-08 17:50 6次 阅读
AM5749 Sitara 处理器:双核 Arm Cortex-A15 和双核 DSP,多媒体、支持 ECC 的 DDR、安全引导和深度学习

AM6528 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:50 17次 阅读
AM6528 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM6546 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:50 16次 阅读
AM6546 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM6527 Sitara 处理器:双核隔离式 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:50 18次 阅读
AM6527 Sitara 处理器:双核隔离式 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM6548 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:49 23次 阅读
AM6548 Sitara 处理器:四核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS,3D 图形

AM6526 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

AM654x和AM652x Sitara Arm应用处理器旨在满足现代工业嵌入式产品的复杂处理需求。 AM654x和AM652x将四个或两个Arm Cortex-A53内核与双核Cortex-R5F MCU子系统(该子系统具有旨在帮助客户实现他们最终产品的功能安全目标的特性)和三个千兆位工业通信子系统(PRU_ICSSG) )组合在一起,从而为功能安全应用打造出支持.AM65xx目前正在按照IEC 61508标准要求,接受TÜV南德意志集团的认证评估。 四个A53内核分布在两个具有共享L2存储器的双核集群中,以创建两个处理通道。片上存储器,外设和互联中包含广泛的ECC,可确保可靠性。整个SoC中包含旨在帮助客户设计可实现他们的功能安全目标的特性(正在等待TÜV南德评估结果)。除了DMSC管理的粒度防火墙之外,AM654x和AM652x 四核Arm Cortex-A53 RISC CPU及霓虹扩展可实现可编程性,而双核Cortex-R5F MCU子系统可作为两个内核用在一般用途或用于锁步模式,以帮助满足功能安全应用的需求.PRU_ICSSG子系统可用于提供最多六个工业以太网端口,如Profinet IRT,TSN或EtherCAT™等,或者用于标准千兆位以太网连接。 TI提供了一整套...
发表于 01-08 17:48 10次 阅读
AM6526 Sitara 处理器:双核 Arm Cortex-A53 和双核 Arm Cortex-R5F,千兆位 PRU-ICSS

DRA793 适用于音频放大器且带 DSP 的 500MHz ARM Cortex-A15 SoC 处理器

DRA79x处理器提供538球,17×17毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(BGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 可编程性由具有Neon™扩展的单核Arm Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核提供。 Arm处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS设备的更多信息,请联系您的TI代表。 DRA79x Jacinto 6 RSP(无线电声音处理器)设备系列符合AEC-Q100标准。 设备具有简化的电源...
发表于 11-02 19:27 17次 阅读
DRA793 适用于音频放大器且带 DSP 的 500MHz ARM Cortex-A15 SoC 处理器

DRA750 适用于信息娱乐应用的双 1.0GHz A15、双 DSP、扩展外设 SoC 处理器

DRA75x和DRA74x(Jacinto 6)信息娱乐应用处理器旨在满足现代信息娱乐系统汽车体验的强烈处理需求。
发表于 11-02 19:27 10次 阅读
DRA750 适用于信息娱乐应用的双 1.0GHz A15、双 DSP、扩展外设 SoC 处理器

DRA725 适用于汽车信息娱乐系统的 SoC 处理器

DRA72x(“Jacinto 6 Eco”)信息娱乐应用处理器采用与Jacinto 6设备相同的架构开发,以满足现代信息娱乐系统的强烈处理需求 - DRA72x器件为DRA74x器件提供了向上的可扩展性,同时在整个系列中引脚兼容,允许原始设备制造商(OEM)和原始设计制造商(ODM)快速实现创新连接技术,语音识别,音频流等。 Jacinto 6和Jacinto 6 Eco设备通过完全集成的混合处理器解决方案的最大灵活性带来高处理性能。 可编程性由具有Neon™扩展和TI C66x VLIW浮点DSP内核的单核ARM Cortex-A15 RISC CPU提供。 ARM处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为ARM提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行情况的调试接口。 DRA72x Jacinto 6 Eco处理器系列符合AEC-Q100标准。 特性 为信息娱乐应用而设计的架构 视频,图像和图形处理支持 全高清视频(1920×1080p,60 fps) 多视频输入和视频输出 2D和3D图形 ARM < sup>® Cortex ® -A15微处理器子系统 C66x浮点VLIW DSP 完全对象代码与C67x和...
发表于 11-02 19:27 44次 阅读
DRA725 适用于汽车信息娱乐系统的 SoC 处理器

DRA714 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 600MHz ARM Cortex-A15 SoC 处理器

DRA71x处理器提供538球,17×17毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(BGA)封装。 该架构旨在通过经济高效的解决方案为汽车应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”),DRA74x“Jacinto”提供全面的可扩展性6“和DRA72x”Jacinto 6 Eco“系列信息娱乐处理器,包括图形,语音,HMI,多媒体和智能手机投影模式功能。 可编程性由具有Neon™扩展的单核Arm Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核提供。 Arm处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS器件的更多信息,请联系您的TI代表。 DRA71x Jacinto 6入口处理器系列符合AEC-Q100标准。 该器件具有简化的电源轨道映射可实现更低成本的P...
发表于 11-02 19:27 32次 阅读
DRA714 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 600MHz ARM Cortex-A15 SoC 处理器

DRA716 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 800MHz ARM Cortex-A15 SoC 处理器

DRA71x处理器提供538球,17×17毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(BGA)封装。 该架构旨在通过经济高效的解决方案为汽车应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”),DRA74x“Jacinto”提供全面的可扩展性6“和DRA72x”Jacinto 6 Eco“系列信息娱乐处理器,包括图形,语音,HMI,多媒体和智能手机投影模式功能。 可编程性由具有Neon™扩展的单核Arm Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核提供。 Arm处理器使开发人员能够将控制功能与DSP和协处理器上编程的其他算法分开,从而降低系统软件的复杂性。 此外,TI还为Arm提供了一整套开发工具, DSP,包括C编译器和用于查看源代码执行的调试接口。 所有设备都提供加密加速。高安全性(HS)设备上提供了所有其他受支持的安全功能,包括对安全启动,调试安全性和对可信执行环境的支持的支持。有关HS器件的更多信息,请联系您的TI代表。 DRA71x Jacinto 6入口处理器系列符合AEC-Q100标准。 该器件具有简化的电源轨道映射可实现更低成本的P...
发表于 11-02 19:27 38次 阅读
DRA716 适用于信息娱乐系统和仪表组且带图形和数字信号处理器的 800MHz ARM Cortex-A15 SoC 处理器

DRA782 适用于音频放大器且带双核 DSP 的 SoC 处理器

DRA78x处理器提供367球,15×15毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 此外,TI还为Arm和DSP提供了一整套开发工具,包括C编译器和用于查看源代码执行情况的调试接口。 DRA78x Jacinto 6 RSP (无线电声音处理器)器件系列符合AEC-Q100标准。 该器件具有简化的电源轨映射,可实现低成本的PMIC解决方案。 DRA78x处理器采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装,提供367球,15×15 mm,0.65 mm球间距(0.8 mms间距规则可用于信号)。 该架构旨在通过经济高效的解决方案为汽车处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”提供完全可扩展性“),DRA74x”Jacinto 6“,...
发表于 11-02 19:27 17次 阅读
DRA782 适用于音频放大器且带双核 DSP 的 SoC 处理器

TDA3MA 具有完备的处理和视觉加速功能且适用于 ADAS 应用的低功耗 SoC

TI的TDA3x片上系统(SoC)是经过高度优化的可扩展系列器件,其设计满足领先的高级驾驶员辅助系统(ADAS)要求.TDA3x系列集最佳性能,低功耗特性和更小的外形尺寸和ADAS视觉分析处理功能于一体,有助于实现更自主的无碰撞驾驶体验,从而在汽车领域中的ADAS应用中得到了广泛的应用。 TDA3x SoC基于单一架构支持行业最广泛的ADAS应用(包括前置摄像头,后置摄像头,环视,雷达和融合技术),在当今汽车领域实现了复杂的嵌入TMS3x SoC采用异类可扩展架构,包含TI的定点和浮点TMS320C66x数字信号处理器(DSP)生成内核,Vision AccelerationPac(EVE)和Cortex-M4双核处理器。视觉技术。 TDA3x SoC采用异类可扩展架构。该器件可采用不同的封装选项(包括叠加封装)实现小外形尺寸设计,从而实现低功耗配置.TDA3x SoC还集成有诸多外设,包括LVDS环视系统的多摄像头接口(并行和串行),显示屏,控制器局域网(CAN)和千兆位以太网视频桥接(AVB)。 适用于本系列产品的Vision AccelerationPac包含嵌入式视觉引擎(EVE),因此应用处理器不用再执行视觉分析功能,同时还降低了能耗。视觉...
发表于 11-02 19:27 16次 阅读
TDA3MA 具有完备的处理和视觉加速功能且适用于 ADAS 应用的低功耗 SoC

DRA781 适用于音频放大器且带 DSP 的 SoC 处理器

DRA78x处理器提供367球,15×15毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 此外,TI还为Arm和DSP提供了一整套开发工具,包括C编译器和用于查看源代码执行情况的调试接口。 DRA78x Jacinto 6 RSP (无线电声音处理器)器件系列符合AEC-Q100标准。 该器件具有简化的电源轨映射,可实现低成本的PMIC解决方案。 DRA78x处理器采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装,提供367球,15×15 mm,0.65 mm球间距(0.8 mms间距规则可用于信号)。 该架构旨在通过经济高效的解决方案为汽车处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”提供完全可扩展性“),DRA74x”Jacinto 6“,...
发表于 11-02 19:27 21次 阅读
DRA781 适用于音频放大器且带 DSP 的 SoC 处理器

TDA3LX 适用于 ADAS 应用且具有处理、成像与视觉加速功能的低功耗 SoC

TI的TDA3x片上系统(SoC)是经过高度优化的可扩展系列器件,其设计满足领先的高级驾驶员辅助系统(ADAS)要求.TDA3x系列集最佳性能,低功耗特性和更小的外形尺寸和ADAS视觉分析处理功能于一体,有助于实现更自主的无碰撞驾驶体验,从而在汽车领域中的ADAS应用中得到了广泛的应用。 TDA3x SoC基于单一架构支持行业最广泛的ADAS应用(包括前置摄像头,后置摄像头,环视,雷达和融合技术),在当今汽车领域实现了复杂的嵌入TMS3x SoC采用异类可扩展架构,包含TI的定点和浮点TMS320C66x数字信号处理器(DSP)生成内核,Vision AccelerationPac(EVE)和Cortex-M4双核处理器。视觉技术。 TDA3x SoC采用异类可扩展架构。该器件可采用不同的封装选项(包括叠加封装)实现小外形尺寸设计,从而实现低功耗配置.TDA3x SoC还集成有诸多外设,包括LVDS环视系统的多摄像头接口(并行和串行),显示屏,控制器局域网(CAN)和千兆位以太网视频桥接(AVB)。 适用于本系列产品的Vision AccelerationPac包含嵌入式视觉引擎(EVE),因此应用处理器不用再执行视觉分析功能,同时还降低了能耗。视觉...
发表于 11-02 19:27 14次 阅读
TDA3LX 适用于 ADAS 应用且具有处理、成像与视觉加速功能的低功耗 SoC

DRA786 适用于音频放大器且带双核 DSP 和 EVE 的 SoC 处理器

DRA78x处理器提供367球,15×15毫米,0.65毫米球间距(0.8毫米间距规则可用于信号)采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装。 该架构旨在通过经济高效的解决方案为汽车协处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto”提供全面的可扩展性6 Ex“),DRA74x”Jacinto 6“,DRA72x”Jacinto 6 Eco“和DRA71x”Jacinto 6 Entry“系列信息娱乐处理器。 此外,TI还为Arm和DSP提供了一整套开发工具,包括C编译器和用于查看源代码执行情况的调试接口。 DRA78x Jacinto 6 RSP (无线电声音处理器)器件系列符合AEC-Q100标准。 该器件具有简化的电源轨映射,可实现低成本的PMIC解决方案。 DRA78x处理器采用Via Channel™阵列(VCA)技术,球栅阵列(S-PBGA)封装,提供367球,15×15 mm,0.65 mm球间距(0.8 mms间距规则可用于信号)。 该架构旨在通过经济高效的解决方案为汽车处理器,混合无线电和放大器应用提供高性能并发,从DRA75x(“Jacinto 6 EP”和“Jacinto 6 Ex”提供完全可扩展性“),DRA74x”Jacinto 6“,...
发表于 11-02 19:27 43次 阅读
DRA786 适用于音频放大器且带双核 DSP 和 EVE 的 SoC 处理器

DRA756 Jacinto 汽车电子应用处理器

DRA75x和DRA74x(Jacinto 6)信息娱乐应用处理器旨在满足现代信息娱乐系统汽车体验的强烈处理需求。 最多两个嵌入式视觉引擎(EVE) IVA子系统 显示子系统 使用DMA引擎显示控制器,最多三个管道 HDMI™编码器:符合HDMI 1.4a和DVI 1.0 视频处理引擎(VPE) 2D-Graphics加速器(BB2D)子系统 Vivante ® GC320核心 双核PowerVR ® SGX544 3D GPU 三个视频输入端口(VIP)模块 支持多达10个多路复用输入端口 通用内存控制器(GPMC) 增强型直接内存访问(EDMA)控制器 2端口千兆以太网(GMAC) 十六32 -Bit通用定时器 32位MPU看门狗定时器 五个内部集成电路(I 2 C)端口 HDQ™/1-Wire ®接口 SATA接口 媒体本地总线(MLB)子系统 十个可配置UART /IrDA /CIR模块 四个多通道串行外设接口(McSPI) Quad SPI(QSPI) 八个多通道音频串行端口(McASP)模块 SUPERS peed USB 3.0双重角色设备 三个高速USB 2.0双重角色设备 四个多媒体卡/安全数字/安全数字输入输出接口(MMC™/SD ® /SDIO) PCI-Express ®...
发表于 11-02 19:27 25次 阅读
DRA756 Jacinto 汽车电子应用处理器

SMJ320C6415 定点数字信号处理器

TMS320C64x ?? DSP(包括SMJ320C6414,SMJ320C6415和SMJ320C6416器件)是TMS320C6000中性能最高的定点DSP产品? DSP平台。 TMS320C64x ?? (C64x ?? )设备是基于第二代高性能,先进的VelociTI ??德州仪器(TI)开发的超长指令字(VLIW)架构(VelociTI.2 ??),使这些DSP成为多通道和多功能应用的绝佳选择。 C64x ??是C6000的代码兼容成员?? DSP平台。 C64x器件以720 MHz的时钟速率提供高达57.6亿条指令/秒(MIPS)的性能,可为高性能DSP编程挑战提供经济高效的解决方案。 C64x DSP具有高速控制器的操作灵活性和阵列处理器的数字功能。 C64x ?? DSP内核处理器有64个32位字长的通用寄存器和8个高度独立的功能单元 - 两个乘法器用于32位结果和六个算术逻辑单元(ALU)??用VelociTI.2 ??扩展。 VelociTI.2 ??八个功能单元中的扩展包括新的指令,以加速关键应用程序的性能,并扩展VelociTI的并行性?建筑。 C64x每周期可产生4个32位乘法累加(MAC),总计每秒2400万MAC(MMACS),或每周期8个8位MAC,总计4800 MMACS。 C64x DSP还具有特定于应用的硬件逻...
发表于 11-02 18:50 30次 阅读
SMJ320C6415 定点数字信号处理器

AM5718-HIREL AM5718-HIREL Sitara™ 处理器器件版本 2.0

AM5718-HIREL Sitara ARM应用处理器旨在满足现代嵌入式产品对于处理性能的强烈需求。 AM5718-HIREL器件通过其极具灵活性的全集成混合处理器解决方案,可实现较高的处理性能。此外,这些器件还将可编程的视频处理功能与高度集成的外设集完美融合。 采用配有Neon™扩展组件的单核ARM Cortex-A15 RISC CPU和TI C66x VLIW浮点DSP内核,可提供编程功能。借助ARM处理器,开发人员能够将控制函数与在DSP和协处理器上编程的其他算法分离开来,从而降低系统软件的复杂性。 此外,TI为ARM和C66x DSP提供了一系列完整的开发工具,其中包括C语言编译器,用在简化编程和调度的DSP汇编优化器,可查看源代码执行情况的调试界面等。 AM5718-HIREL Sitara ARM处理器系列符合AEC-Q100标准。 特性 有关器件版本1.0的详细信息,请参阅SPRS919 ARM®Cortex®-A15微处理器子系统 数字信号处理器(DSP) 目标代码与C67x和C64x +完全兼容 每周期最多32次16 x 16位定点乘法 高达512KB的片上L3 RAM 3级(L3)和4级(L4)互连 DDR3 /DDR3L存储器接口(EMIF)模块 ...
发表于 11-02 18:49 14次 阅读
AM5718-HIREL AM5718-HIREL Sitara™ 处理器器件版本 2.0

SM320C6457-HIREL 通信基础设施数字信号处理器

的TMS320C64x +™DSP(包括SM320C6457-HIREL器件)是TMS320C6000DSP平台上的高性能定点DSP系列产品.SM320C6457-HIREL器件基于德州仪器(TI)开发的第3代高性能,高级VelociTI超长指令字(VLIW)架构,这使得该系列DSP非常适合包括视频和电信基础设施,成像/医疗以及无线基础设施(WI)在内的各类应用。 C64x +器件向上代码兼容属于C6000™DSP平台的早期器件。 基于65nm的工艺技术以及凭借高达96亿条指令每秒(MIPS)[或9600 16位MMAC每周期]的性能( 1.2GHz的时钟速率时),SM320C6457-HIREL器件提供了一套应对高性能DSP编程挑战的经济高效型解决方案.SM320C6457-HIREL DSP可以灵活地利用高速控制器以及阵列处理器的数值计算能力。 C64x + DSP内核采用8个功能单元,2个寄存器文件以及2个数据路径。与早期C6000器件一样,其中2个功能单为乘法器或.M单元.C64x内核每个时钟周期执行4次16位×16位乘法累加,相比之下,C64x + .M单元的乘法吞吐量可增加一倍。因此,C64x +内核每个周期可以执行8次16位×16位MAC。采用1.2GHz时钟速率时,这意味着每秒可以执行9600次1...
发表于 11-02 18:48 37次 阅读
SM320C6457-HIREL 通信基础设施数字信号处理器