【四旋翼飞行器】76小时吃透四轴算法!史上最强软硬结合实战项目,👉戳此立抢👈

E3多路复用/解复用的多时钟设计方案

电子设计 2018-12-03 16:49 次阅读
FPGA设计的第一步是决定需要什么样的时钟速率,设计中最快的时钟将确定FPGA必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定,如果P大于时钟周期T,则当信号在一个触发器上改变后,在下一个逻辑级上将不会改变,直到两个时钟周期以后才改变,如图1所示。 E3多路复用/解复用的多时钟设计方案
    
  传输时间为信号在第一个触发器输出处所需的保持时间加上两级之间的任何组合逻辑的延迟,再加两级之间的布线延迟以及信号进入第二级触发器的设置时间。无论时钟速率为多少,每一个FPGA设计所用的时钟必须具有低抖动特性。抖动S是触发器的一个时钟输入到另一个触发器的时钟输入之间的最大延迟。为使电路正常工作,抖动必须小于两个触发器之间的传输时间。
E3多路复用/解复用的多时钟设计方案 图二 图2显示了如果抖动大于传输时间(S>P)将出现的情况,该电路用时钟的两个上升沿来延迟信号1。然而,信号1上的一个改变会在相同的时钟周期上传输到的信号3上,从而引起信号2的改变。因为S>P,电路将不能不正常。 
     
  须注意的是,时钟速率与传输延时并没有什么关系,甚至普通的100bps时钟也会出现抖动问题。这意味着虽然FPGA供应商宣称他们的芯片具有较短的传输时间和很高的时钟速率,但抖动问题可能会严重,甚至那些没有运行在最高速率上的设计也是如此。
     
  好在FPGA供应商已经认识到时钟抖动的影响,并在他们的芯片中提供低抖动的布线资源。这些特殊的布线能够在芯片中一个给定范围内的任何两个触发器之间提供一个确定的最大抖动。部分产品的低抖动资源覆盖了整个芯片,而其它的则可能只覆盖了FPGA逻辑块中的一个特定的行或列。对于一个需要很多不同时钟源的设计,这些低抖动FPGA是比较理想的选择。
     
  多时钟设计的最严重问题之一是用异步时钟将两级逻辑结合在一起。由于异步时钟会产生亚稳态,从而严重降低设计性能,或完全破坏设计所能实现的功能。在触发器的时序要求产生冲突时(设置时间和保持时间)将产生亚稳态,触发器的最终输出是未知的,并使整个设计处于不确定状态。如果有一级逻辑要将数据异步地发送到另一级,图3所示的情形将不能满足触发器的设置和保持时间要求。确切地说,如果设计中含有异步逻辑将有可能会产生亚稳态。在处置异步资源时必需非常小心,因为这可能产生一些很严重的问题。
E3多路复用/解复用的多时钟设计方案 图三

多时钟设计

      
  本文以电信应用中的E3多路复用/解复用设计为例。如图4所示,多路复用器接收来自一组独立线路接口芯片的16个独立E1信道,每一个信道都工作于2.048MHz;经复用后,这些E1流组合成4个E2流,分别工作在8.0448MHz;4个E2流最后组合成一个E3流,以34.368Mbps的速率串行发送出去。在接收端执行相反的操作:解复用器从E3流提取4个E2数据流,然后从E2流提取16个E1流,最终将E1流发送到接收端的线路接口芯片。
E3多路复用/解复用的多时钟设计方案 图四
     
  这些E1线路接口在发送和接收时都独立工作,因此2.048MHz的时钟速率可以有+/- 20ppm的偏差。同样,因为大多数系统同时发送和接收数据,分立的多路复用器和多路解复用器将提供2个独立的E3流(发送和接收)。因此,两个34.368MHz的时钟可以存在细微的差异。
     
  由于E2流是在芯片上产生的,这些E2多路复用器可以共享同一个8.448MHz时钟。然而,由于接收的数据速率与我们所设计的板无关(且不能假定所有E2多路复用器使用相同时钟),所以E2解复用器时钟必须能工作在略为不同的速率下。
     
  此外,假定设计中需要一个由工作频率为1MHz的处理器控制的独立SPI(串行外围接口)总线接口,该接口用于状态和控制。这样一来,设计中总共用了32个2.048MHz时钟,5个8.448MHz时钟,2个34.368MHz时钟和一个1MHz时钟,总共多达40个时钟。
     
  本设计中最快时钟是34.368MHz E3时钟。FPGA的最大时钟速率的确定很重要,因为设计的差异将影响到该最大值。然而,在芯片商的资料手册中常常可以看到“全局时钟设置及保持时间”和“至CLB输出的时钟”两个参数,将这两个参数的最大值相加,再增加25%就能可以得到最小时钟周期的初略值,在最大时钟速率条件下允许10%的余量,以保证过热条件下能正常工作。因此,我们设置的最小速率为40MHz,很多较新的FPGA都能够很容易地支持该频率。事实上,FPGA供应商已经推出了超过300MHz的器件。
     
  在确定了能满足最大频率要求的FPGA后,就需要保证有足够的空间来实现你的设计。如果所选的FPGA没有足够的余量,就不能提供足够的布线资源来满足设计的时序约束。通常芯片供应商宣称的速率是最佳条件下的速率,FPGA供应商一般建议FPGA逻辑在布线功能开始明显变差以前可以用到80%。在选择FPGA器件时,建议在新的设计时最好使FPGA逻辑用到50%左右,这样就允许计算起始设计大小出现超差,以及为在设计起动后产生不可避免的设计变更留出空间。如果最终的设计只占用低于50%的资源,则可以使用同一系列中较小的FPGA以降低成本。
     
  通过时序约束来规定慢时钟速率,从而可以改进设计中最快时钟的布线。在多路复用器例子中,如果设置FPGA布线工具SPI总线时钟为1MHz,而E3时钟为40MHz,布线工具将尽量使E3时钟的逻辑电路模块相邻布局。如果由于空间的限制而不能将全部电路布局在一起,则首先应将SPI逻辑另外布局,因为SPI逻辑可以处理更长传输延迟。所有FPGA供应商的布线工具都能规定这些较慢时钟速率。
减少时钟数量
     
  根据市场调查,目前还没有哪个FPGA器件能够支持这种多路复用器/解复用器设计所需的40个时钟。所以,我们必须减少所需要的时钟数。
      
  首先了解E2和E3多路复用器的时钟。前面已经分析了4个E2多路复用器工作在相同时钟下的可接受度,E3多路复用器运行于比E2时钟高得多的速率,必需使用一个不同的时钟。但是,如果我们从E3时钟中引出E2时钟是否可行呢?因为E3多路复用器要从每个E2支路得到数据,我们可以在需要E2多路复用器给我们数据时,简单地将脉冲送给每个多路复用器。我们没有去掉任何时钟,但E2时钟现在是基于E3时钟。
 
  如果在所有的多路复用器中也使用同样的时钟,并且只使用一个使能信号来告诉E2多路复用器什么时候工作,这时会产生什么问题呢?如果E3多路复用器用34.368MHz时钟产生使能信号,在这些使能信号上的抖动不会比用在FPGA中任何其它同步逻辑更大。所以,使能信号可以使用正常(高抖动)布线资源,这样就不需要单独的8.448MHz多路复用器时钟,读取E1数据缓冲器的数据时也是一样。换言之,如果E2多路复用器需要数据,它可以激活到特定缓冲器的使能信号。到缓冲器的时钟本身能够保持E3多路复用器所用的34.368MHz时钟,如图5所示。
E3多路复用/解复用的多时钟设计方案 图五
     
  最后,我们检查16个从线路接口芯片输入到FPGA的E1时钟。这些时钟有会产生下面几个问题:首先,16个时钟将占用太多可用芯片时钟布线资源;其次,在同一个FPGA中使用16个异步时钟来驱动相互邻近的触发器,由于地弹、串扰和其它效应将产生噪声问题。例如,由于噪声的原因,一个正边沿触发器会在下降边沿时改变输出状态,此类问题将难以处理。
     
  作为一种可能的解决方案,我们推荐使用一个最快的时钟来对16个E1时钟采样。16个输入时钟都接近2.048MHz,并且还有一个34.368MHz的系统时钟。这样,我们可以用34.368MHz时钟来对16个E1时钟分别进行采样,并将结果存储在一个16位存储器中(每个E1时钟一个位)。然后,我们可以使用一个算法来检测在E1时钟上由低至高的转换,为每一个E1数据信号产生一个使能信号,并在下一个周期(34.368MHz)中存储数据。
     
  要成功实现这种方案,还必需了解时钟-数据关系以避免在数据变化时对数据采样,参见图6。请注意在时钟采样电路的第一级中使用了两个触发器以确保在亚稳态下正常工作。另外需要注意的是,数据和时钟必须具有相同时钟周期数的延迟。
     
  我们已经成功地将多路复用器的时钟减少到一个时钟,同样的方法可否用在解复用器呢?E3解复用器必须采用一个外部输入时钟,这是因为驱动E3输入数据的同一个片外器件利用到该时钟。由于E3解复用器知道在什么时候发送数据到E2解复用器,并能对每个E2解复用器产生使能信号,而四个E2解复用器能工作在与E3多路复用器相同的主时钟下。同样,E2多路复用器能够为每个E1流产生使能信号。
     
  如果我们假设线路接口芯片能够接受有间隙的时钟(gapped clock),一旦确定发出E1使能信号,我们只需要发送一个时钟脉冲至线路接口。然而,只需要简单地发送使能信号本身至接口芯片而不必产生一个新的时钟。因为送至接口的数据将在使能信号的下降沿产生改变(参见图5),我们需要确认接口在时钟的上升沿进行采样。因为使能信号仅在线路接口芯片上而不是在FPGA内用作一个时钟,就没有必要在一个低抖动源中进行布线。注意这是在知道将再也不会用主时钟的连续脉冲送数据到相同的从属器件中时才这样做。
     
  1MHz SPI时钟并不能简单去掉,但我们现在通过使用使能信号和时钟过采样技术,将原先40个时钟减少到3个,这样我们就有了更大的器件选择范围。

异步时钟

     
  在用异步时钟产生任何逻辑前应该尽量先考虑采用其它替代方法,用异步时钟的组合逻辑是产生亚稳态问题的主要原因。同样,当违反触发器的设置和保持时间约束时,在一个短时间内输出将具有不确定性,并且将最终设定在“1”或“0”上,确切的状态不可预知。
     
  幸运的是对于亚稳态性问题已经有一些解决方案。图6说明了这一方案,这是一种双寄存器方法:进入第一级触发器的数据与时钟异步,所以第一级触发器几乎肯定是亚稳态;然而,只要亚稳态的长度小于时钟的周期,第二级触发器就不会进入亚稳态。但是,FPGA供应商很少提供亚稳态时间,尽管该时间一般小于触发器的设置和保持时间之和。
     
  如果时钟不是太快而且能满足时序约束的话,像图6所示的电路将可能不会产生亚稳态。只要所有输出到触发器的通路由相同时钟驱动,即使第一级触发器的输出可用,通常还是需要用像图6中电路来将亚稳态隔离到一条短线。采用这种方法后,将不太可能出现由于电路的改变而无意地在无时钟驱动的逻辑中用到该亚稳太线。
E3多路复用/解复用的多时钟设计方案 如果读数据的是一个计数器,像从一个异步FIFO读或写地址,你应该考虑下列情况:一个传统的3位计数器在状态之间有一个、两个或三个位的变化,例如读数发生在计数器从“011”到“100”变化的瞬间,则所有三个位的值将不确定,读的值会是八种可能状态中的任一种。如果计数器是使用格雷码,如表所示,则每次仅有一位发生状态改变,如果读数发生在计数器变化的瞬间,则只有一个位会有问题,所以在读操作中只有两种可能结果,而且这两种可能结果是计数器正好在读以前的值和正好在读以后的值时。因为读正好发生在计数器产生变化的瞬间,你不可能确切地说哪个值是正确的,即两者都应该认为是有效的。 另一个避免异步时钟问题的方法是忽略较慢的时钟,并用较快的时钟来采样。这需要数据有特殊的成帧特性(例如,具有一个前导码)来定义数据边界。这是一个常用的方法,在差不多每一个具有UART形式的嵌入式系统都有应用。该方法是:采用一个非常快的时钟,比如数据符号率的16倍,在连续发现15个起始字符后开始采样,则下一个16(左右)位相当于送的第一个位,再下一个16(左右)位对应下一个位,并以次类推。

  :
收藏 人收藏
分享:

评论

相关推荐

【PYNQ-Z2试用体验】二、镜像烧写,系统启动,系统连接

板子到手有一段时间了,在烧写如镜像系统之后,运行很流畅。下面就分享一下操作过程。 1、镜像烧写 使用【Win32DiskImager】...
发表于 02-23 14:44 20次 阅读
【PYNQ-Z2试用体验】二、镜像烧写,系统启动,系统连接

浅析Xilinx 7系列Multiboot

在远程更新的时候,有时候需要双镜像来保护设计的稳定性。在进行更新设计的时候,只更新一个镜像,另一个镜....
发表于 02-23 11:14 93次 阅读
浅析Xilinx 7系列Multiboot

如何使用高速NOR闪存配置FPGA

NOR闪存已作为FPGA(现场可编程门列阵)的配置器件被广泛部署。其为FPGA带来的低延迟和高数据吞....
的头像 TechSugar 发表于 02-23 10:43 115次 阅读
如何使用高速NOR闪存配置FPGA

硬件工程师人人都有学会用FPGA的权利和需求

我们身处的信息时代是基于0、1的数字世界,数字逻辑就像建房的钢筋水泥一样重要。作为一个硬件工程师 -....
的头像 电子发烧友网工程师 发表于 02-22 16:08 185次 阅读
硬件工程师人人都有学会用FPGA的权利和需求

请问FPGA自身有测时间的模块吗

有没有了解FPGA的人知道,FPGA自己有没有测量时间的模块之类的?我的意思就是不用TDC,只用FPGA内部的东西。 ...
发表于 02-22 16:08 121次 阅读
请问FPGA自身有测时间的模块吗

一款基于DSP内核处理器的FPGA验证实现设计

ARM通用CPU及其开发平台,是近年来较为流行的开发平台之一,而由ARM+DSP的双核体系结构,更有....
发表于 02-22 14:51 37次 阅读
一款基于DSP内核处理器的FPGA验证实现设计

浅析FPGA+DSP结构中的配置方式

在信号处理领域中,基于FPGA+DSP的结构设计已经是系统发展的一个重要方向。随着该系统设计的广泛应....
发表于 02-22 14:37 40次 阅读
浅析FPGA+DSP结构中的配置方式

XC2C32A CoolRunner-II CPLD的数据手册免费下载

CoolRunner™II 32宏单元设备设计用于高性能和低功耗应用。这为高端通信设备节省了电能,为....
发表于 02-22 11:47 13次 阅读
XC2C32A CoolRunner-II CPLD的数据手册免费下载

Xilinx的成本优化的产品组合和产品选择指南资料免费下载

本文档的主要内容详细介绍的是Xilinx的成本优化的产品组合和产品选择指南资料免费下载。包括了:1.....
发表于 02-22 11:47 19次 阅读
Xilinx的成本优化的产品组合和产品选择指南资料免费下载

XC2C512 CoolRunner-II CPLD的数据手册免费下载

CoolRunner II 512宏单元设备设计用于高性能和低功耗应用。这为高端通信设备节省了电能,....
发表于 02-22 11:47 9次 阅读
XC2C512 CoolRunner-II CPLD的数据手册免费下载

Xilinx所有可编程7系列产品选择指南资料免费下载

本文档的主要内容详细介绍的是Xilinx所有可编程7系列产品选择指南资料免费下载。包括:1.SPAR....
发表于 02-22 11:47 10次 阅读
Xilinx所有可编程7系列产品选择指南资料免费下载

Xilinx virtex-6系列产品的资料概述

Xilinx UltraScale™体系结构包括高性能FPGA、MPSOC和RFSOC系列,这些系列....
发表于 02-22 10:53 11次 阅读
Xilinx virtex-6系列产品的资料概述

Xilinx的UltraScale体系结构和产品数据手册的资料概述

Xilinx UltraScale™体系结构包括高性能FPGA、MPSOC和RFSOC系列,这些系列....
发表于 02-22 10:53 15次 阅读
Xilinx的UltraScale体系结构和产品数据手册的资料概述

如何导入鹰电路设计

你好, 我用eagle软件完成了电路设计(en / de)/原理图,我想在(免费)xilinx工具链中编辑,所以我可以用我的斯巴达6 fpga&nb...
发表于 02-22 09:51 47次 阅读
如何导入鹰电路设计

电子技术基础知识之脉冲波形的变换与产生资料说明

本文档的主要内容详细介绍的是电子技术基础知识之脉冲波形的变换与产生资料说明包括了:1 单稳态触发器,....
发表于 02-22 08:00 3次 阅读
电子技术基础知识之脉冲波形的变换与产生资料说明

FPGA与上位机UDP连接通信

使用Verilog写的FPGA代码用UDP与上位机通信,上位机代码使用Python填写。...
发表于 02-22 07:30 84次 阅读
FPGA与上位机UDP连接通信

请问Altera FPGA软硬件程序能分别固化吗?

本人要在Altera cyclone iv FPGA配置好硬件程序、NIOS II及一些IP核进行固化。提供相应软件开发包供第三方开发(不...
发表于 02-22 06:35 16次 阅读
请问Altera FPGA软硬件程序能分别固化吗?

如何将我想要生成的信号发送到FPGA

您好,我正在使用带有xilinxspartan 6 fpga的nexys 3开发板,我可以在FPGA中编写任意波形发生器程序。 该程序由xilinx开发,...
发表于 02-22 06:19 27次 阅读
如何将我想要生成的信号发送到FPGA

OV5640配置FPGA无法识别

       在网上搜索了一份OV5640的5M 7.5fps配置,用示波器测试行场信号以及像素时钟,频率和预测的差不多...
发表于 02-22 02:46 14次 阅读
OV5640配置FPGA无法识别

使用高速NOR闪存配置FPGA

NOR闪存已作为FPGA(现场可编程门列阵)的配置器件被广泛部署。其为FPGA带来的低延迟和高数据吞....
的头像 人间烟火123 发表于 02-21 17:01 294次 阅读
使用高速NOR闪存配置FPGA

Kintex UltraScale FPGA的数据手册和直流和交流开关特性说明

Xilinx Kintex UltraScale™FPGA有-3、-2、-1和-1L的速度等级,其中....
发表于 02-21 16:48 15次 阅读
Kintex UltraScale FPGA的数据手册和直流和交流开关特性说明

DIGitize是用于从作用域远程获取数据的唯一命令吗

嗨,是:DIGitize用于从作用域远程获取数据的唯一命令? 我们有一个实验,我们试图以高达10Hz的触发频率(连接到示波器的硬...
发表于 02-21 15:44 10次 阅读
DIGitize是用于从作用域远程获取数据的唯一命令吗

FPGA的普及门槛及创新

从20多年前开始使用PAL、GAL,到后来项目中用到PLD、FPGA,虽然我的FPGA应用水平一直停....
的头像 电子发烧友网工程师 发表于 02-21 15:34 133次 阅读
FPGA的普及门槛及创新

XA ARTIX-7 FPGA的数据手册免费下载

Xilinx Xa Artix-7(汽车)FPGA以最低的成本和功率进行了优化,具有适用于大容量汽车....
发表于 02-21 15:33 23次 阅读
XA ARTIX-7 FPGA的数据手册免费下载

如何使用DSP和FPGA进行高精度数据采集卡的设计资料说明

本文介绍了一种基于DSP和FPGA结构的高精度数据采集卡的设计方法,包括数据采集、数据处理和PCL总....
发表于 02-21 15:33 27次 阅读
如何使用DSP和FPGA进行高精度数据采集卡的设计资料说明

高速CCD的CDS控制参数自适应算法研究资料说明

优化相关双采样( CDS) 控制参数可以提高电荷耦合器件( CCD) 输出信噪比,但是高速CCD 的....
发表于 02-21 15:33 31次 阅读
高速CCD的CDS控制参数自适应算法研究资料说明

XC2C64A CoolRunner-II CPLD的数据手册免费下载

该设备由四个功能块组成,通过低功耗高级互连矩阵(AIM)相互连接,AIM向每个功能块提供40个真输入....
发表于 02-21 15:33 13次 阅读
XC2C64A CoolRunner-II CPLD的数据手册免费下载

Virtex UltraScale FPGA数据表和直流和交流开关特性的资料说明

直流和交流特性在商业、扩展和工业温度范围中有规定。除了工作温度范围或除非另有说明,所有直流和交流电气....
发表于 02-21 15:04 17次 阅读
Virtex UltraScale FPGA数据表和直流和交流开关特性的资料说明

28纳米让FPGA如虎添翼 FPGA从配角变主角

从28纳米到3D堆叠,FPGA身价突然翻涨,不再是过去那个扮演配角的被支配角色,反而由于其功能大跃进....
发表于 02-21 15:02 73次 阅读
28纳米让FPGA如虎添翼 FPGA从配角变主角

从FPGA朝向SoC FPGA发展 主要有几个关键的推动因素

SoC FPGA为一个整合FPGA架构、硬式核心CPU子系统以及其他硬式核心IP的半导体元件,可实现....
发表于 02-21 14:53 128次 阅读
从FPGA朝向SoC FPGA发展 主要有几个关键的推动因素

Zynq-7000全可编程SoC产品中文简介资料免费下载

Zynq-7000 All Programmable (全可编程) SoC 重新定义了嵌入式系统的可....
发表于 02-21 14:26 18次 阅读
Zynq-7000全可编程SoC产品中文简介资料免费下载

AD9783-SEEK寄存器输出不稳定

您好,根据AD9783数据手册,通过写入SMP、HLD、SET,读取SEEK,确定时序表和最佳时序。但我给这三个寄存器赋初值...
发表于 02-21 13:45 65次 阅读
AD9783-SEEK寄存器输出不稳定

VIRTEX-6 FPGA的数据表和直流和开关特性说明

virtex-6 fpgas有-3、-2、-1和-1L速度等级,其中-3的性能最高。VIRTEX-6....
发表于 02-21 11:55 14次 阅读
VIRTEX-6 FPGA的数据表和直流和开关特性说明

用于Xilinx 7系列GTZ收发器的IBERT的详细数据和资料说明

7系列FPGA GTZ收发器的可定制的Logicore™IP Chipscope™Pro集成误码率测....
发表于 02-21 11:55 19次 阅读
用于Xilinx 7系列GTZ收发器的IBERT的详细数据和资料说明

如何使用DSP和FPGA架构进行PMD补偿模块的设计

为开发实用的自适应偏振模色散(PMD)补偿控制模块,文章提出并实现了一种采用高性能浮点数字信号处理器....
发表于 02-21 11:54 17次 阅读
如何使用DSP和FPGA架构进行PMD补偿模块的设计

XA2C32A CoolRunner II汽车CPLD的数据手册免费下载

CoolRunner™II汽车32宏单元设备是专为高性能和低功耗应用而设计的。这为高端通信设备节省了....
发表于 02-21 11:34 12次 阅读
XA2C32A CoolRunner II汽车CPLD的数据手册免费下载

10Mhz外部时钟信号能运行到FPGA的i/o输入并通过全局clk运行吗?

嗨, 我使用的是virtex 5 FPGA。 我正在运行外部10Mhz时钟信号来运行二进制计数器。 当我尝试使用DCM时,它表示最低频...
发表于 02-21 10:32 13次 阅读
10Mhz外部时钟信号能运行到FPGA的i/o输入并通过全局clk运行吗?

spartan-6 FPGA的数据手册和直流及开关特性的资料说明

Spartan-6 lx和lxt FPGA有不同的速度等级,其中-3具有最高的性能。除另有说明外,X....
发表于 02-20 15:58 30次 阅读
spartan-6 FPGA的数据手册和直流及开关特性的资料说明

Virtex UltraScale FPGA的数据手册资料免费下载

Xilinx Virtex UltraScale+™ FPGA有-3、-2、-1个速度等级,其中-3....
发表于 02-20 15:58 25次 阅读
Virtex UltraScale FPGA的数据手册资料免费下载

Xilinx的Kintex UltraScale FPGA的数据手册和直流和交流开关特性

Xilinx Kintex UltraScale+™FPGA有-3、-2、-1个速度等级,其中-3e....
发表于 02-20 15:57 23次 阅读
Xilinx的Kintex UltraScale FPGA的数据手册和直流和交流开关特性

FPGA自动加载系统方案设计详解

FPGA(Field Programmable Gate Array)即现场可编程门阵列,随着微电子....
发表于 02-20 15:36 110次 阅读
FPGA自动加载系统方案设计详解

单一的DSP或FPGA实现的数字系统在未来注定会被取代

数字信号处理技术和大规模集成电路技术的迅猛发展,为我们设计数字电路提供了新思路和新方法。当前数字系统....
发表于 02-20 15:28 86次 阅读
单一的DSP或FPGA实现的数字系统在未来注定会被取代

如何使用Nios Ⅱ设计直流电机PID调速控制系统的资料说明

介绍一种基于Nios Ⅱ软核的直流电机PID 控制系统。采用PWM 直流电机调速方案, 利用Alte....
发表于 02-20 15:22 34次 阅读
如何使用Nios Ⅱ设计直流电机PID调速控制系统的资料说明

Xilinx 7系列FPGA GTP收发器的数据手册免费下载

7系列FPGA GTP收发器的可定制Logicore™IP Chipscope™Pro集成误码率测试....
发表于 02-20 14:30 20次 阅读
Xilinx 7系列FPGA GTP收发器的数据手册免费下载

Xilinx Kintex-7 FPGA系列产品简介

随着全球首款28nm FPGA的推出,Xilinx为设计者提供了最广泛的可编程平台,包括新型设备的多....
发表于 02-20 11:40 34次 阅读
Xilinx Kintex-7 FPGA系列产品简介

初学FPGA或者RISC-V编程最简单的方式

小小的身躯里面蕴涵着大乾坤。我从不崇拜那些买一块几千块钱的FPGA开发板,跑一些什么DDR、视频处理....
的头像 电子发烧友网工程师 发表于 02-20 11:19 236次 阅读
初学FPGA或者RISC-V编程最简单的方式

XA2C128 CoolRunner-II 汽车CPLD的数据手册免费下载

CoolRunner II汽车128宏单元设备是专为高性能和低功耗应用而设计的。这为高端通信设备节省....
发表于 02-20 11:12 21次 阅读
XA2C128 CoolRunner-II 汽车CPLD的数据手册免费下载

XA2C64A CoolRunner-II 汽车CPLD的数据手册免费下载

CoolRunner II汽车64宏单元设备设计用于高性能和低功耗应用。这为高端通信设备节省了电能,....
发表于 02-20 11:12 13次 阅读
XA2C64A CoolRunner-II 汽车CPLD的数据手册免费下载

Kintex UltraScale FPGA的产品简介资料免费下载

Kintex UltraScale+?设备通过ASIC级串行连接提供业界最具成本效益的每瓦系统性能解....
发表于 02-20 10:42 27次 阅读
Kintex UltraScale FPGA的产品简介资料免费下载

Xilinx7系列FPGA包装和插脚产品规范的资料免费下载

Xilinx7系列FPGA包括四个FPGA系列,它们都是为最低功率而设计的,以使通用设计能够跨系列扩....
发表于 02-20 10:41 20次 阅读
Xilinx7系列FPGA包装和插脚产品规范的资料免费下载

对于选择同步化的异步复位的方案

随着FPGA设计越来越复杂,芯片内部的时钟域也越来越多,使全局复位已不能够适应FPGA设计的需求,更....
发表于 02-20 10:40 77次 阅读
对于选择同步化的异步复位的方案

virtex-6 FPGA GTH收发器的用户指南资料免费下载

本章介绍virtex-6 FPGA GTH收发器向导,并提供相关信息,包括其他资源、技术支持和向xi....
发表于 02-20 09:35 23次 阅读
virtex-6 FPGA GTH收发器的用户指南资料免费下载

Xilinx的超大规模FPGA产品选择指南免费下载

本文档的主要内容详细介绍的是Xilinx的超大规模FPGA产品选择指南免费下载。
发表于 02-19 16:20 36次 阅读
Xilinx的超大规模FPGA产品选择指南免费下载

Virtex UltraScale FPGA产品简介资料说明

与7系列FPGA相比,virtex®UltraScale+™设备提供3倍的系统级性能,以及系统集成和....
发表于 02-19 15:41 35次 阅读
Virtex UltraScale FPGA产品简介资料说明

UltraScale Plus FPGA产品选择指南的详细资料免费下载

本文档的主要内容详细介绍的是UltraScale Plus FPGA产品选择指南的详细资料免费下载。....
发表于 02-19 15:41 23次 阅读
UltraScale Plus FPGA产品选择指南的详细资料免费下载

Xilinx virtex-7 FPGA系列产品简介

XilinxVirtex-7系列的FPGA突破了先前的物理限制,实现了未来的创新。超高端带宽和容量的....
发表于 02-19 15:41 32次 阅读
Xilinx virtex-7 FPGA系列产品简介

XA Spartan-3E汽车FPGA系列数据手册免费下载

Xilinx Automotive(XA)spartan-3e系列FPGA专门设计用于满足大容量、成....
发表于 02-19 14:49 25次 阅读
XA Spartan-3E汽车FPGA系列数据手册免费下载

XA2C384 CoolRunner-II汽车CPLD的数据手册免费下载

CoolRunner II汽车384宏单元装置设计用于高性能和低功耗应用。这为高端通信设备节省了电能....
发表于 02-19 14:49 22次 阅读
XA2C384 CoolRunner-II汽车CPLD的数据手册免费下载

XA2C256 CoolRunner-II 汽车CPLD的数据手册免费下载

CoolRunner II汽车256宏单元设备设计用于高性能和低功耗应用。这为高端通信设备节省了电能....
发表于 02-19 14:49 23次 阅读
XA2C256 CoolRunner-II 汽车CPLD的数据手册免费下载

一种基于CPLD加载FPGA的方案设计详解

现代通信技术发展日新月异,通信系统必须具备良好的可升级能力以适应时代的发展。现场可编程门阵列(Fie....
发表于 02-19 14:49 72次 阅读
一种基于CPLD加载FPGA的方案设计详解

SMV512K32-SP 16MB 防辐射 SRAM

SMV512K32是一款高性能异步CMOS SRAM,由32位524,288个字组成。可在两种模式:主控或受控间进行引脚选择。主设件为用户提供了定义的自主EDAC擦除选项。从器件选择采用按要求擦除特性,此特性可由一个主器件启动。根据用户需要,可提供3个读周期和4个写周期(描述如下)。 特性 20ns读取,13.8ns写入(最大存取时间) 与商用 512K x 32 SRAM器件功能兼容 内置EDAC(错误侦测和校正)以减轻软错误 用于自主校正的内置引擎 CMOS兼容输入和输出电平,3态双向数据总线 3.3±0.3VI /O,1.8±0.15V内核 辐射性能放射耐受性是一个基于最初器件标准的典型值。辐射数据和批量验收测试可用 - 细节请与厂家联系。 设计使用基底工程和抗辐射(HBD)与硅空间技术公司(SST)许可协议下的< sup> TM 技术和存储器设计。 TID抗扰度&gt; 3e5rad(Si) SER&lt; 5e-17翻转/位 - 天使用(CRPLE96来计算用于与地同步轨道,太阳安静期的SER。 LET = 110 MeV (T = 398K) 采用76引线陶瓷方形扁平封装 可提供工程评估(/EM)样品这些部件只用于工程评估。它们的加工工艺为非兼容流程(例如,无预烧过程等),...
发表于 01-08 17:47 43次 阅读
SMV512K32-SP 16MB 防辐射 SRAM

SN74HCT273A 具有清零功能的八路 D 类触发器

与其它产品相比 D 类触发器   Technology Family VCC (Min) (V) VCC (Max) (V) Rating Operating temperature range (C)   SN74HCT273A HCT     2     6     Catalog     -40 to 85    
发表于 01-08 17:46 31次 阅读
SN74HCT273A 具有清零功能的八路 D 类触发器

SN74HC273A 具有清零功能的八路 D 类触发器

与其它产品相比 D 类触发器   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Rating Operating temperature range (C)   SN74HC273A HC     2     6     8     Catalog     -40 to 85    
发表于 01-08 17:46 30次 阅读
SN74HC273A 具有清零功能的八路 D 类触发器

SN74ALVCH16820 具有双路输出和三态输出的 3.3V 10 位触发器

这个10位触发器设计用于1.65 V至3.6 VVCC操作。 < p> SN74ALVCH16820的触发器是边沿触发的D型触发器。在时钟(CLK)输入的正跳变时,器件在Q输出端提供真实数据。 缓冲输出使能(OE)输入可用于将10个输出放入正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \输入不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于将未使用或未驱动的输入保持在有效的逻辑电平。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 数据输入端的总线保持消除了对外部上拉/下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 2000-V人体模型(...
发表于 10-11 14:49 16次 阅读
SN74ALVCH16820 具有双路输出和三态输出的 3.3V 10 位触发器

SN74ABT16374A 具有三态输出的 16 位边沿 D 类触发器

'ABT16374A是16位边沿触发D型触发器,具有3态输出,专为驱动高电容或相对低阻抗而设计负载。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出采用在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE \)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ABT16374A的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74ABT16374A的特点是在-40°C至85°C的温度范围内工作。 特性 ...
发表于 10-11 11:46 28次 阅读
SN74ABT16374A 具有三态输出的 16 位边沿 D 类触发器

SN74AHCT16374 具有三态输出的 16 位边沿 D 类触发器

'AHCT16374器件是16位边沿触发D型触发器,具有3态输出,专为驱动高电容或相对较低的电容而设计阻抗负载。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出取数据(D)输入的逻辑电平。 缓冲输出使能(OE \)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 为了确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 SN54AHCT16374的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74AHCT16374的工作温度范围为-40°C至85°C。   特性 德州仪器WidebusTM家庭成员 EPICTM(...
发表于 10-11 11:32 11次 阅读
SN74AHCT16374 具有三态输出的 16 位边沿 D 类触发器

CY74FCT162374T 具有三态输出的 16 位边沿触发 D 类触发器

CY74FCT16374T和CY74FCT162374T是16位D型寄存器,设计用作高速,低功耗总线应用中的缓冲寄存器。通过连接输出使能(OE)和时钟(CLK)输入,这些器件可用作两个独立的8位寄存器或单个16位寄存器。流通式引脚排列和小型收缩包装有助于简化电路板布局。 使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。 CY74FCT16374T非常适合驱动高电容负载和低阻抗背板。 CY74FCT162374T具有24 mA平衡输出驱动器,输出端带有限流电阻。这减少了对外部终端电阻的需求,并提供最小的下冲和减少的接地反弹。 CY74FCT162374T非常适合驱动传输线。 特性 Ioff支持部分省电模式操作 边沿速率控制电路用于显着改善的噪声特性 典型的输出偏斜< 250 ps ESD&gt; 2000V TSSOP(19.6密耳间距)和SSOP(25密耳间距)封装 工业温度范围-40°C至+ 85°C VCC= 5V±10% CY74FCT16374T特点: ...
发表于 10-11 11:28 16次 阅读
CY74FCT162374T 具有三态输出的 16 位边沿触发 D 类触发器

SN74ALVCH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16260用于必须将两个独立数据路径复用到单个数据路径或从单个数据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许在A到B方向上进行存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存,直到锁存使能输入返回高电平为止。 确保上电或断电期间的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 < p> SN74ALVCH16260的工...
发表于 10-11 11:08 17次 阅读
SN74ALVCH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

SN74ALVCH16374 具有三态输出的 16 位边沿 D 类触发器

这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。它可以用作两个8位触发器或一个16位触发器。在时钟(CLK)输入的正跳变时,触发器的Q输出取数据(D)输入的逻辑电平。 OE \可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 工作电压范围为1.65至3.6 V 最大tpd为4.2 ns,3.3 V ±24-mA输出驱动在3.3 V 数据输入...
发表于 10-11 11:06 15次 阅读
SN74ALVCH16374 具有三态输出的 16 位边沿 D 类触发器

SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器

这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器。当锁存使能(LE)输入为高电平时,Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常状态逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态,OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员?系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns,3.3 V ...
发表于 10-11 11:02 24次 阅读
SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器

SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器

这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 特性 德州仪器宽带总线系列成员 典型VOLP(输出接地反弹) &lt; 0.8 V,VCC= 3.3 V,TA= 25°C 典型VOHV(输出V < sub> OH Undershoot) &gt; 2 V在VCC= 3.3 V,TA= 25°C Ioff支持实时插入,部分 - 电源关闭模式和后驱动保护 支持混合模式信号操作(具有3.3VVCC的5V输入和输出电压) < li>数据输入端的总线保持消除了对外部上拉或下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 < ul> 2000-V人体模型(A114-A) 200-V机型(A115-A) 参数 与其它产品相比 D 类锁存器   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) ...
发表于 10-11 11:00 20次 阅读
SN74LVCH16373A 具有三态输出的 16 位透明 D 类锁存器

SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器,用于必须复用两条独立数据路径的应用中,或者从单个数据路径中解复用。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...
发表于 10-11 10:51 15次 阅读
SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器

SN74ABT162823A 具有三态输出的 18 位总线接口触发器

这些18位总线接口触发器具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN)\输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,从而锁存输出。将清零(CLR)\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能(OE)\输入将9个输出置于正常逻辑状态(高电平)或低电平)或高阻抗状态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力,无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 输出设计为源电流或吸收电流高达12 mA,包括等效的25- 串联电阻,用于减少过冲和下冲。 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置...
发表于 10-11 10:48 30次 阅读
SN74ABT162823A 具有三态输出的 18 位总线接口触发器

SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器

'ABTH162260是12位至24位多路复用D型锁存器,用于两个独立数据路径必须复用或复用的应用中。 ,单一数据路径。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用。 三个12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或数据传输。输出使能(OE1B \,OE2B \和OEA \)输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能(LE1B,LE2B,LEA1B和LEA2B)输入用于控制数据存储。当锁存使能输入为高电平时,锁存器是透明的。当锁存使能输入变为低电平时,输入端的数据被锁存并保持锁存状态,直到锁存使能输入返回高电平为止。 B端口输出设计为吸收高达12 mA的电流,包括等效的25系列电阻,以减少过冲和下冲。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过...
发表于 10-11 10:45 12次 阅读
SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器

SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器

这些20位透明D型锁存器具有同相三态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能(1LE或2LE)输入为高电平时,相应的10位锁存器的Q输出跟随数据(D)输入。当LE变为低电平时,Q输出锁存在D输入设置的电平。 缓冲输出使能(10E或2OE)输入可用于放置输出。相应的10位锁存器处于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。 输出设计为吸收高达12 mA的电流,包括等效的25- 用于减少过冲和下冲的串联电阻。 这些器件完全适用于使用I的热插入应用关闭并启动3状态。 Ioff电路禁用输出,防止在断电时损坏通过器件的电流回流。上电和断电期间,上电三态电路将输出置于高阻态,从而防止驱动器冲突。 为确保上电或断电期间的高阻态, OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不影响锁存器的内部操作。当输出处于高阻态时,可以保留旧数据...
发表于 10-11 10:43 23次 阅读
SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器

SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线接口触发器

'ALVTH16821器件是20位总线接口触发器,具有3态输出,设计用于2.5 V或3.3 VVCC操作,但能够为5 V系统环境提供TTL接口。 这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器。在时钟(CLK)的正跳变时,触发器存储在D输入端设置的逻辑电平。 缓冲输出使能(OE \)输入可用于将10个输出置于正常逻辑状态(高电平或低电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74ALVTH16821的工作温度范围为-40&de...
发表于 10-11 10:35 10次 阅读
SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线接口触发器

SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

'ALVTH16374器件是16位边沿触发D型触发器,具有3态输出,设计用于2.5V或3.3VV < sub> CC 操作,但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟(CLK)的正跳变时,触发器存储在数据(D)输入处设置的逻辑电平。 缓冲输出使能(OE)输入可用于将8个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 /p> 当VCC介于0和1.2 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保1.2 V以上的高阻态,OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ALVTH16374的特点是在-55°C至125°C的整个军用温度...
发表于 10-11 10:31 15次 阅读
SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器

SN74ABTH16823 具有三态输出的 18 位总线接口触发器

这些18位触发器具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器,I /O端口,带奇偶校验的双向总线驱动器和工作寄存器。 'ABTH16823可用作两个9位触发器或一个18位触发器。当时钟使能(CLKEN \)输入为低电平时,D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器,锁存输出。将清零(CLR \)输入置为低电平会使Q输出变为低电平,与时钟无关。 缓冲输出使能(OE \)输入可用于将9个输出置于正常逻辑状态(高或低逻辑电平)或高阻态。在高阻抗状态下,输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力,而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时,可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时,器件在上电或断电期间处于高阻态。但是,为了确保2.1 V以上的高阻态,OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路,用于保持有效逻辑电平的未使用或浮动数据输入。 ...
发表于 10-10 17:15 19次 阅读
SN74ABTH16823 具有三态输出的 18 位总线接口触发器

SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器

SNxAHCT16373器件是16位透明D型锁存器,具有3态输出,专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器,I /O端口,双向总线驱动器和工作寄存器。 特性 德州仪器Widebus™系列的成员 EPIC™(增强型高性能注入CMOS)工艺 输入兼容TTL电压 分布式VCC和GND引脚最大限度地提高高速 开关噪声 流通式架构优化PCB布局 每个JESD的闩锁性能超过250 mA 17 ESD保护每个MIL-STD超过2000 V- 883, 方法3015;使用机器型号超过200 V(C = 200 pF,R = 0) 封装选项包括: 塑料收缩小外形(DL)封装 < li>薄收缩小外形(DGG)封装 薄超小外形(DGV)封装 80-mil精细间距陶瓷扁平(WD)封装 25密耳的中心间距 参数 与其它产品相比 D 类锁存器   ...
发表于 10-10 16:23 32次 阅读
SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器

SN74LS652 八路总线收发器和寄存器

这些设备包括总线收发器电路,D型触发器和控制电路,用于直接从数据总线或从数据总线多路传输数据。内部存储寄存器。启用GAB和G \ BA以控制收发器功能。提供SAB和SBA控制引脚以选择是否传输实时数据或存储数据。低输入电平选择实时数据,高选择存储数据。以下示例演示了可以使用'LS651,'LS652和'LS653执行的四种基本总线管理功能。 A或B数据总线上的数据或两者都可以通过适当的时钟引脚(CAB或CBA)从低到高的跳变存储在内部D触发器中,而不管选择或启用控制引脚。当SAB或SBA处于实时传输模式时,通过同时启用GAB和G \ BA,还可以在不使用内部D型触发器的情况下存储数据。在此配置中,每个输出都会增强其输入。因此,当两组总线的所有其他数据源都处于高阻抗时,每组总线将保持其最后状态。 SN54LS651至SN54LS653的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74LS651至SN74LS653的工作温度范围为0°C至70°C。 特性 总线收发器/寄存器 A和B总线的独立寄存器和启用 ...
发表于 10-09 10:53 62次 阅读
SN74LS652 八路总线收发器和寄存器